专利摘要显示，本发明涉及 MOS 半导体技术领域，且公开了一种能够减少寄生电荷量的 SiC VDMOSFET 结构，包括若干个相互并列的 MOS 元胞结构，所述 MOS 元胞结构包括衬底层、扩散层、P 体区以及 N 体区；其中，所述 MOS 元胞结构的底层欧姆连接有漏极；所述 P 体区包括轻掺杂 P 阱一、重掺杂 P 阱一、轻掺杂 P 阱二、重掺杂 P 阱二、重掺杂 P 阱三以及轻掺杂 P 阱三，其中相邻 MOS 元胞之间的重掺杂 P 阱三、轻掺杂 P 阱三共为一体。本发明通过将 P 体区中显强电荷导通性区域与显弱电荷导通性区域进行交替排布，这样在栅极接入栅电压并形成沟道之后，其 P 体区的另一端由于这种交替设计，可以削减在 P 体区的另一端集中堆积情况，从而来提高该 MOS 半导体导通后的稳定性。